日本印刷株式會社（DNP）近日宣布，成功開發出電路線寬為10納米的NIL納米壓印技術，可用於相當於1.4納米等級的邏輯半導體電路圖形化。公司表示，該產品針對智能手機、數據中心、NAND Flash等應用場景中先進邏輯芯片的微型化需求，目前已啟動客戶評估工作，計劃於2027年開始量產。 DNP同時提出，力爭在2030財年將納米壓印相關業務的營收提升40億日元（約1.8億元人民幣）。
DNP 指出，隨著終端設備性能持續提升，市場對更先進製程邏輯半導體的需求不斷擴大，推動採用極紫外（EUV）曝光生產技術的演進。 但EUV在生產線建設和曝光過程中需要龐大金額的投資，並且有高耗能與環境負荷的問題。 因此，自2003年起，DNP開始持續研發納米壓印技術，通過將電路圖形直接壓印到基板材料上，為製造商在部分製程技術環節上降低曝光能耗、優化成本結構提供了新的技術路徑。
此次推出的10納米線寬NIL納米壓印技術，可在部分圖形化環節上替代EUV光刻，為尚未導入EUV光刻設備生產線的半導體製造商提供先進邏輯工藝的另一個選項。 DNP表示，通過向客戶供應納米壓印技術，有望在保持圖形精度和線寬控制的前提下，擴大先進製程圖形化的製程選擇空間，協助客戶在製造成本和環境負荷之間取得平衡。公司認為，隨著邏輯組件持續向更精細線寬演進，奈米壓印製程在部分節點可能具備一定經濟性優勢。
納米印刻光刻工藝流程
而在具體工藝技術上，DNP導入自對準雙重成像（SADP）技術，對曝光形成的圖形進行薄膜沉積和蝕刻，使圖形密度達成翻倍，在此基礎上完成10納米線寬的納米壓印技術。 公司稱，本次研發不僅利用了其在光罩製造領域長期積累的高精度圖形化能力，還結合了晶圓製造製程技術，進一步在產品精度、穩定性與可量產性方面滿足先進邏輯半導體的要求。 根據公司推測，採用納米壓印的超精細半導體製程技術，可將曝光環節的能源消耗降至當前主流製程的大約1/10。
在產業化推進方面，DNP已與半導體製造商開展溝通，並啟動新型NIL納米壓印技術的評估工作。 公司計劃在完成客戶驗證、建立量產工藝和供應體係後，於2027年開啟量產供貨，以應對邏輯半導體微縮帶來的市場需求。 DNP表示，將持續推動納米壓印技術升級和產能擴充，以匹配未來市場放量節奏，將相關業務培育為公司半導體板塊的重要增長關鍵點。
此外，DNP還計劃在2025年12月17日至19日於東京國際展覽中心舉辦的SEMICON Japan 2025上，展出這款10納米線寬NIL納米壓印技術。 公司認為，通過在專業展會集中展示產品與技術路線，可加深與全球半導體製造企業及設備廠商的交流，推動納米壓印技術在先進邏輯製程中的應用發展。 後續該技術在量產良率、生產節拍以及與既有製程技術整合方面的表現，將成為市場持續關注的重點。
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