文/觀察者網呂棟
「韜定律」火到了中國台灣。
5月28日，英偉達CEO黃仁勳在中國台灣台北的一場宴請供應鏈夥伴的晚宴後接受媒體採訪。當被問及對華為半導體“韜（τ）定律”和“邏輯折疊”技術的看法時，黃仁勳給出了一個頗為輕描淡寫的評價：“這對華為來說是突破，但對台積電並不是威脅。”
他認為台積電使用晶片堆疊和3D封裝技術已經快10年，台積電的技術非常先進，「華為使用這種技術，可以在不將半導體製程線寬變得更細的情況下，把晶體管數量加倍，甚至增加3到4倍，這是一種非常好的技術，但台積電和台灣擁有這項技術已經10年。」
這項評價聽起來公允，但其實是建立在一個根本性的誤解之上。黃仁勳把華為的邏輯折疊當成了台積電耕耘了近十年的3D封裝技術的同類物。他想說的是「你們做的那些東西，台積電十年前就已經做了」。但問題是，邏輯折疊和傳統3D封裝，根本不是一個東西。
台媒截圖
先看看華為到底做了什麼。邏輯折疊是華為韜定律的核心技術，它將原本平鋪在二維平面上的電路，透過三維立體折疊和垂直互連「堆疊」起來，使關鍵路徑走線長度縮短50%到80%，大幅降低了訊號傳播的RC負載。
但這聽起來似乎就是「把晶片堆起來」？事實遠非如此。
兩者的核心差異在於一個非常本質的層面：2.5D/3D封裝的核心是連接已經成型的獨立裸芯（die），而邏輯折疊的核心是重新佈局單顆裸芯內部的邏輯閘。用更直白的話來說，前者是在製造後期盡可能讓不同晶片貼得更近，後者則是在設計圖紙階段就從根本上縮短了訊號的物理傳輸距離。邏輯折疊改變的是“訊號本身要走多遠”，而2.5D/3D封裝改變的只是“不同晶片之間靠多近”。
這意味著什麼？意味著邏輯折疊本質上是晶片設計層面的電路拓樸重構，作用於單顆晶片內部邏輯層的縱向整合；而先進封裝屬於製造製程層面的多晶片互聯技術。二者處於完全不同的技術抽象層級，解決的是不同維度的問題。
打個比方就更好理解了。傳統的2.5D封裝就像把兩個獨立的房間搬到同一層樓，中間修一條走廊（矽中介層）讓它們可以互相走動。 3D封裝更進一步，就像把兩棟獨立的建築疊起來，中間裝幾部電梯（TSV矽通孔），方便樓上樓下串門。
但不管怎麼做，HBM和GPU本質上仍是兩棟獨立的建築物、兩個物理上完全分離的晶片。
而邏輯折疊呢？它是在設計一棟大樓內部的房間佈局時，就把原本應該放在東西兩端且需要頻繁通信的兩個房間，直接一個放在一樓、一個放在它的正上方，中間不用走廊、不用電梯井，只在樓板上打一個極其短小的垂直通道（間距僅1.5微米的極短TSV），兩個人探頭頭就能對喊。這就是「設計理念」的差別，不是「施工方式」的差別。
北京大學積體電路學院的一篇文章把這個差異講得更透徹。文章提出了「真3D」與「贗3D」的範式劃分：贗3D以整個模組為最小單位被分到某一片die，模組內部的所有標準單元必然位於同一片die；真3D則支持模組內自由劃分，同一模組內的標準單元可以被分佈到不同die，設計空間更大。在優化空間上，贗3D在每片die上各自進行優化，大量復用傳統2D晶片的EDA工具，不允許跨die邏輯變換、移動等操作；真3D則將多die構建的整體空間作為設計空間，各設計階段均在完整的三維設計空間中進行搜索和尋優，不限制跨die邏輯變換、移動等操作。
邏輯摺疊把物理實現的最小單位從「die」推進到了「標準單元在三維空間中的位置」。這才是真正的底層範式轉移。台積電的CoWoS、SoIC等先進封裝技術固然優秀，但它們的工作對像是多顆獨立製造的die；邏輯折疊的工作對像是同一顆die內部的組合邏輯閘。一個是“把做好的積木搭得緊湊一些”，一個是“在設計積木形狀時就考慮如何讓它自己站得更穩”。
這一點黃仁勳似乎並沒有註意到。他把邏輯折疊歸類為“晶片堆疊和3D封裝技術”，說他“台積電十年前就有了”，這個判斷本身就把華為的技術和台積電的代工能力拉到了同一個賽道上進行比較，然後說“對手跑得沒我快”。
可問題在於，這根本不是同一條賽道。
再來看另一個層面的差異：先進封裝的效能優勢，必須與先進製程深度綁定才能完全發揮。例如台積電的CoWoS封裝就是與N2 2nm製程配套設計的，兩者缺一都會導致收益大幅縮水。而華為邏輯摺疊的核心突破恰恰在於，在完全不大幅改變現有製程節點的前提下，僅透過設計層面的創新，就實現了單代55%的電晶體密度提升。這項進步，在傳統摩爾定律的演進路徑下，需要整整兩個過程節點的迭代才能完成，耗時約3年。
華為麒麟2026晶片就是最好的證明。相較於麒麟9030 Pro，麒麟2026的電晶體密度大幅提升了53.5%，達到了238MTr/平方毫米，這意味著每平方毫米的晶片面積上可以集成2.38億個晶體管，理論上與Intel 18A製程持平，接近初代台積電3nm。同時，SoC效能核能效提升41%，最高主頻提升近13%。這些數字不是靠縮小線寬、更換製程得來的，而是在設計端硬生生「擠」出來的。
更重要的是，這只是開始。何庭波在演講和論文中給出了清晰的路線圖：從2026年到2031年，沿著韜定律路徑，電晶體密度將持續提升，預計2031年將突破400MTr/mm²，CPU大核頻率將突破5GHz。
到那時，基於韜定律的高階晶片電晶體密度指標，將達到1.4奈米晶片製程的同等水準。也就是說，一條不依賴EUV、不依賴幾何縮微的技術路徑，可以在5年內追平目前最先進製程的性能水準。台積電是不是領先10年？如果看的是「設計理念」這條新賽道，答案恐怕沒那麼確定。
當然，這條路並不好走。韜定律要真正落地，需要的遠不止晶片設計廠商一家的努力。何庭波在論文中說得非常坦白：“大量開放問題，無單一組織可獨立解決——工具鏈、標準、基準、器件物理、經濟模型均需跨界協作。”
邏輯折疊示意
其中最難啃的骨頭就是EDA工具鏈。傳統的2D設計流程乃至現行的「贗3D」設計流程，已不足以承載邏輯折疊的潛力。要真正實現邏輯折疊，物理設計必須在完整的三維空間中搜索，模組內劃分、跨die互連與垂直熱路徑優化要在同一個優化框架下協同求解。
好消息是，北京大學積體電路學院已經在這方面取得了關鍵進展。該學院建構了面向邏輯折疊的「真3D」物理實現EDA工具原型，涵蓋佈局規劃和佈局兩個階段，並透過GPU加速支援千萬級實例規模。相較於目前最具代表性的贗3D設計流程，該工具取得了平均約30%的線長縮減和明顯的時序改善，在熱感知方面啟用聯合優化後峰值溫度平均下降3%以上。
韜定律的思想內核，本質上是一場從「幾何思維」到「系統思維」的典範革命。何庭波的論文揭示了四個層級的τ：電晶體層的皮秒級、電路層的奈秒、晶片層的微秒、系統/資料中心的秒級。韜定律的核心是把所有人拉到同一個帳本前，全部用時間單位來算帳。製程專家省下的5皮秒，和架構師、軟體專家省下的5皮秒，在總帳本裡的權重一模一樣。以前做代工的只管把電晶體做小，畫電路圖的只管佈線，做軟體系統的只管寫程式碼，大家語言不通。現在τ定律強行打通了這些層級之間的障礙。
這恰恰是中國半導體產業所需的底層思想轉型。黃仁勳的誤讀，折射出的是一個更廣泛的認知偏差：在摩爾定律的舊範式下浸潤了太久，很多人已經習慣了用“幾何尺寸”“封裝形式”來評判一切。但韜定律給的答案是，換一把尺。
當幾何尺寸的紅利走到盡頭，當先進製程的成本飆升到難以承受，華為提出的是一條用「系統工程的整合能力」去對沖「單體晶片的製程短板」的道路。以時空換幾何，以系統贏單點。這不是在台積電的賽道上試圖超越台積電，而是致力於「換道超車」。
黃仁勳說“台積電領先10年”，沒錯，如果只看3D封裝這種製造工藝層面的話。但邏輯折疊根本不是3D封裝，它是設計概念層面的革新。把兩件處於完全不同抽象層級的技術放在一起比較，然後斷言誰領先誰10年，這本身就是一個範疇錯誤。或者說得更直接一點：黃仁勳恐怕並沒有認真讀何庭波的那篇論文。
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