器件結構不斷進步
但良率風險正在轉向 BEOL 等離子體過程
這些年在看先進制程演進時，小編越來越有一種感受：很多真正影響良率的問題，並不發生在晶體管形成的那一刻，而是悄悄發生在後段工藝之中。
過去行業討論 FinFET，更多關注的是結構本身——鰭片尺寸、柵極材料、EUV 光刻、器件性能。但隨着製程進入更高密度階段，越來越多案例開始顯示，器件性能的波動，往往並不是設計或前段製程的問題，而是來自 BEOL 等離子體工藝中難以被直接觀察的電荷積累。它不會立刻造成失效，卻會在後續可靠性與漏電錶現中慢慢顯現出來。
也正是在這樣的背景下，台積電 提出的 出色地-電漿 檢測 思路顯得格外值得關注。因為這項工作的核心，並不是去修復損傷，而是試圖回答一個更底層的問題：在先進制程中，我們能不能在損傷發生之前，就看見等離子體電荷本身？
一、這份材料真正想說明什麼？
在先進 FinFET 製程中，等離子體損傷的核心問題已經不是“事後檢測”，而是如何在製造過程中實時、定量地感知並控制等離子體電荷。
二、問題本質：先進制程的隱形殺手——BEOL 等離子體損傷
文章首先指出一個長期存在但越來越嚴重的問題：
在 BEOL（金屬互連）等離子體工藝中：
- 等離子體電荷會在 well 中累積
- 形成高電場
- 導致 FinFET 高-k 柵介質擊穿或性能退化
- 產生漏電與可靠性問題
也就是說：
✅ 器件性能下降，並不一定來自 FEOL，而可能在後段金屬工藝中已經被“慢慢破壞”。
這一點在 FinFET 時代尤為明顯，因為：
- 柵介質更薄
- 電場更集中
- 對電荷積累更敏感。
三、傳統方法的局限：能看到損傷，但已經太晚
傳統 plasma damage 評估方式包括：
- 時域數據庫
- CCS/CVS
- 斜坡至故障
這些方法的共同問題是：
- 破壞性測試
- 樣本量小
- 測試周期長
- 無法反映整片晶圓分佈
本質問題在於：
傳統方法測的是“損傷結果”，而不是“損傷過程”。
這對於先進制程已經不夠，因為：
- 等離子體分布具有空間不均勻性
- 損傷在量產中是統計問題，而非單點問題。
四、核心創新：把等離子體電荷變成可讀出的電學信號
台積電 提出的核心思路是：
建立一個“well-plasma detection device”
其關鍵機制是：
- 利用 BEOL 金屬作為 antenna 收集等離子電荷
- 電荷耦合到N-well
- 改變浮柵（FMG）電位
- 最終轉化為 FinFET 的 Vth 偏移
換句話說：
✅ 把不可見的等離子體電荷，轉換成可量化的電學參數。
其優勢在於：
- 不產生額外介質損傷
- 可在 晶圓 level 測量
- 可實時反饋
- 可直接記錄整片晶圓數據。
五、關鍵發現：等離子體損傷具有強烈的工藝與結構相關性
通過該檢測結構，文章得到幾個重要結論：
1️⃣ 金屬層越厚，電荷積累越嚴重
- 上層 Cu metal（M9、M11）產生更大 Vth 偏移
- 原因是更長的 plasma process 時間與更大 antenna 面積。
2️⃣ 等離子體損傷具有空間分布
- 可以形成wafer-level charge map
- 直接反映 plasma chamber 的均勻性。
3️⃣ 鄰近 well 會相互影響
- 等離子電荷存在耦合與干擾
- 隔離距離影響損傷程度。
4️⃣ 金屬連接會重新分配電荷
- well 之間的連接改變等效電容
- 從而改變局部損傷強度。
這些發現說明：
等離子體損傷本質是系統級耦合問題，而不是單一器件問題。
六、最終結論
這篇文章真正想表達的並不是一個新器件，而是一個製造理念的變化：
在先進制程中：
- 良率問題越來越多來自製造過程中的“隱性電荷效應”
- 單純依賴最終電性測試已經不足
- 必須在工藝過程中建立實時感知能力
換句話說：
✅ 先進制程正在從“事後可靠性驗證”，走向“過程級電荷監控與控制”。
七、小編總結
FinFET 時代，真正影響良率的，不只是刻蝕和沉積，而是那些在等離子體中悄悄積累的電荷。